Anonim

Pour répondre au besoin de transmettre des données à des affichages, une série de normes a évolué. La norme d'interface visuelle numérique (DVI) combine les données analogiques VGA et d'affichage numérique dans le même connecteur. Les données numériques sont transmises sur deux liaisons au maximum, chacune comprenant trois canaux de données codées fonctionnant à un débit de données brut allant jusqu'à 1, 6 Gbit / s et une horloge commune atteignant 165 MHz. La norme HDMI (interface multimédia haute définition) la plus récente utilise le même mécanisme de transport sous-jacent, mais uniquement dans une norme numérique. À l'avenir, l'interface d'affichage universelle (UDI) et le port d'affichage visent à devenir le standard de la prochaine génération, offrant une bande passante de plus de 10 Gbit / s par un seul câble.

Les écrans LCD d’ordinateurs portables ont été parmi les premières applications à poser le défi de communiquer de grandes quantités de données d’affichage d’un conseil à l’autre. La nécessité d'insérer le câblage dans la charnière de l'ordinateur portable limitait le nombre de fils pouvant être utilisés. Pour résoudre ce problème au niveau de l'émetteur, les données sont sérialisées et présentées sous la forme d'un flux série, avec une copie de l'horloge à basse vitesse. Au niveau du récepteur, ces données sont désérialisées et présentées au reste du système sous forme parallèle.

Les puces mettant en œuvre cette interface, souvent associées aux noms FlatLink et Channel Link, sont rapidement devenues le standard de facto pour cette application. Aujourd'hui, ce type d'interface est couramment utilisé dans de nombreuses applications d'affichage carte à carte. Avec ces interfaces, sept bits de données sont sérialisés pour chaque cycle de l'horloge à basse vitesse. La figure 1 montre la synchronisation de base de ces interfaces. Bien que conceptuellement simple, le besoin d'implémenter des horloges à grande vitesse pour la sérialisation et la dé-sérialisation des données avec des budgets serrés a amené certains concepteurs à implémenter ces interfaces avec des produits standard spécifiques à l'application.

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Il existe des pilotes d’affichage standard et des jeux de puces d’interface, mais les concepteurs doivent formater les données des modules audio / vidéo pour l’affichage, en ajustant si nécessaire en fonction des préférences de l’utilisateur. Compte tenu de la gamme d'écrans disponibles, une puce standard à cette fin n'est souvent pas une option. Les cycles de vie courts des produits et la variabilité inhérente à un produit signifient que le nombre d'envois pour chaque type d'affichage peut être relativement faible.

Cela a créé une énigme pour les concepteurs de systèmes qui trouvent que l'approche Asic n'est plus viable. Une option est une conception basée sur FPGA.

Les conditions requises pour une approche basée sur FPGA des interfaces de style Channel Link et FlatLink sont constituées de quatre composants clés: un tampon LVDS haute vitesse, une PLL pour générer l’horloge de dé-sérialisation, la capture et l’engrenage de données et enfin la mise en forme des données. Les données d'entrée et l'horloge sont présentées à l'appareil au format LVDS, les données à une vitesse relativement élevée. Le FPGA doit fournir des tampons d’entrée LVDS capables de fournir la vitesse souhaitée. Le dispositif LatticeECP2 fournit des mémoires tampons d’entrée pouvant fonctionner jusqu’à 840 Mbit / s.

L'horloge basse vitesse fournie avec les données doit être multipliée par 3, 5 pour capturer les données, en supposant que le circuit de capture d'entrée fonctionne en mode DDR (double data rate), dans lequel les données sont capturées à la fois sur les fronts montant et descendant du circuit. l'horloge. Si le circuit de capture d'entrée ne fonctionne que sur un front de l'horloge, un facteur de multiplication de sept doit être utilisé. Une autre méthode de fonctionnement consisterait à générer sept versions déphasées de l’horloge basse vitesse et à les utiliser pour capturer les données d’entrée avec sept registres différents. Cependant, les défis de la génération et de la distribution d'horloge plaident contre une approche FPGA. Avec l'exemple d'implémentation, une PLL est utilisée pour multiplier l'horloge par 3, 5.

Les registres qui suivent le tampon d'entrée LVDS doivent capturer les données. Un contrôle strict de la relation entre l'horloge et les données est important étant donné la vitesse élevée du flux de données entrant. Il est également nécessaire de modifier ou de réduire la vitesse des données avant de les transmettre à la structure FPGA. La plupart des FPGA à faible coût limitent le fonctionnement des éléments de circuit individuels à environ 350 MHz, la limite pratique s'appliquant à toute quantité raisonnable de logique dans la plage des 225 MHz et en dessous. Plus l'engrenage que l'on peut réaliser dans la structure d'E / S est important, plus la probabilité que la matrice FPGA limite les performances globales est faible. Dans l'exemple, les registres DDR de la structure d'E / S LatticeECP2 sont utilisés pour capturer les données, fournissant un facteur de réduction inhérent de deux. Une logique de réduction supplémentaire présente dans le circuit d'E / S est également utilisée pour fournir un facteur de réduction supplémentaire de deux. Le facteur de réduction combiné global de quatre permet à l'entrée de fonctionner à 900 Mbit / s sans dépasser la vitesse pratique de la matrice FPGA de 225 MHz.

La dernière étape consiste à extraire les données des cellules d'E / S et à les formater dans la largeur d'origine à 7 bits cadencée par l'horloge à faible vitesse. Cette logique peut être construite au sein de la structure FPGA. Dans l'exemple de conception, la logique FPGA prend des données de 4 bits de large, fonctionnant à 1, 75 fois le signal d'horloge basse vitesse, et les convertit en données de 7 bits s'exécutant à la vitesse d'horloge basse vitesse.